Investigadores de Infineon Technologies publicaron un nuevo artículo técnico titulado “Todo artificial, menos inteligencia: GenAI a través de la lente de la verificación formal”.
Resumen
“Los diseños de hardware modernos se han vuelto cada vez más eficientes y complejos. Sin embargo, a menudo son susceptibles a las enumeraciones de debilidades comunes (CWE). Este artículo se centra en la verificación formal de CWE en un conjunto de datos de diseños de hardware escritos en SystemVerilog a partir de Inteligencia Artificial Regenerativa (IA) impulsada por Grandes Modelos de Lenguaje (LLM). Aplicamos una verificación formal para categorizar cada diseño de hardware como vulnerable o libre de CWE. Este conjunto de datos fue generado por 4 LLM diferentes y presenta un conjunto único de diseños para cada uno de los 10 CWE a los que nos dirigimos en nuestro artículo. Hemos asociado las vulnerabilidades identificadas con números CWE para un conjunto de datos de 60,000 60 códigos de nivel de transferencia de registro (RTL) SystemVerilog generados. También se descubrió que la mayoría de los LLM no conocen ningún CWE de hardware; por lo tanto, normalmente no se tienen en cuenta al generar el código de hardware. Nuestro estudio revela que aproximadamente el XNUMX% de los diseños de hardware generados por los LLM son propensos a CWE, lo que plantea riesgos potenciales de seguridad y protección. El conjunto de datos podría ser ideal para entrenar algoritmos de LLM y aprendizaje automático (ML) para que se abstengan de generar diseños de hardware propensos a CWE”.
Encuentra la técnica papel aqui. Publicado en marzo de 2024.
Gadde, Deepak Narayan, Aman Kumar, Thomas Nalapat, Evgenii Rezunov y Fabio Cappellini. "Todo artificial, menos inteligencia: GenAI a través de la lente de la verificación formal". (2024).arXiv:2403.16750v1
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- Fuente: https://semiengineering.com/verifying-hardware-cwes-in-rtl-designs-generated-by-genai/
