Sicherheit
Arm ausgeliefert ein Prototyp eines CHERI-fähigen Morello-Prozessors, eines SoC und eines Boards, die ersten Produkte, die aus dem Sicherheitsforschungsprogramm von Morello stammen, das darauf abzielt, sicherere Hardware herzustellen, die bestimmte gängige Angriffe blockiert. Die ersten Board-Prototypen gehen an Testteams um Google, Microsoft, und andere wichtige Interessengruppen und Partner aus Industrie und Wissenschaft. Der UKRI (UK Research and Innovation) Digital Security by Design (DSbD)-Initiative wird die ersten Boards verteilen. (Das UKRI finanzierte das Morello-Programm, welcher Arm ansteuert up.) Arm arbeitete mit University of Cambridge seine CHERI-Architektur (Capability Hardware Enhanced RISC Instructions) anzupassen, die ursprünglich mit finanzieller Unterstützung von entwickelt wurde DARPA und dann von UKRI. SRI International und die University of Cambridge arbeiteten beide an der CHERI-Architektur und ISA – die Idee hinter CHERI war, eine hybride Funktionsarchitektur zu schaffen, die einen Weg codiert, Berechtigungen in die Hardwarearchitektur anstelle von ganzzahligen virtuellen Adressen einzufügen, um auf Daten, Code, und Gegenstände auf geschützte Weise. CHERI schützt Speicher vor einigen Hacks. „Memory Safety Exploits sind eines der am längsten bestehenden und herausforderndsten Probleme in der gesamten Softwaresicherheit“, sagte David Weston, Director of Enterprise and OS Security, Microsoft in a Pressemitteilung. „Die Verwendung einer Kern-Silizium-Architektur zur Beseitigung ganzer Klassen von Sicherheitsproblemen mit minimalen Auswirkungen auf die Leistung bietet die Möglichkeit, mit massiven positiven Auswirkungen transformativ zu sein. Ich bin unglaublich gespannt auf das Morello-Projekt.“ CHERI fügt diese architektonischen Sicherheitsmerkmale konventionellen MMU-basierten Architekturen und Mikroarchitekturen mit konventionellen Software-Stacks hinzu, die auf virtuellem Speicher und C/C++ basieren, so die CHERI-Webseite. Die Morello-Prototypenarchitektur ist in einen Armv8.2-A-Prozessor eingebettet, der von einem Arm Neoverse N1-Prozessor angepasst wurde. Die Hardware steht nun zum Testen zur Verfügung.

Pervasives Computing, 5G
In den USA haben die großen Telekommunikationsanbieter, die 2021 C-Band-Spektrum von der FCC für Milliarden von Dollar gekauft haben, FAA und ausgearbeitet Bedenken des Piloten über die Nähe der 5G-Nutzung des C-Bands zu Start- und Landebahnen von Flughäfen. Es besteht die Befürchtung, dass einige Radar-Höhenmesser in Flugzeugen – die auf einem angrenzenden Spektrum zum C-Band laufen – bei der Landung Störungen auffangen könnten, insbesondere bei schlechter Sicht. Die FAA befindet sich in der Entrümpelung spezifische Höhenmessermodelle und die Zulassung von Flugzeugen zum Fliegen, wobei 78 Flugzeugmodelle freigegeben wurden. Außerdem hat die FAA Pufferzonen um Flughäfen mit schlechter Sicht zum Starten und Landen eingerichtet.

SEMI FlexTech wird finanzieren fünf neue F&E-Projekte mit flexibler Hybridelektronik (FHE) mit mehr als 5 Millionen US-Dollar. Die Projekte werden sich auf Innovationen für Sensoren, medizinische Geräte, Automobilelektronik und andere Mikroelektronikprodukte für Verbraucher und Industrie konzentrieren.

Südkoreanischer Mobilfunkanbieter KT Corporation wird verwendet Keysight's 5G-Gerätetestlösung zur Überprüfung fortschrittlicher 5G New Radio (NR)-Funktionen in seinen 5G-Diensten. Keysight hat auch mit gearbeitet Qualcomm um zu zeigen, Datendurchsatzgeschwindigkeiten in einem 3.5-Gbit/s-Uplink von 5G New Radio Dual Connectivity (NR-DC) mit mmWave-Trägeraggregation. Keysights 5G Protocol R&D Toolset und 2D Multi-Probe Anechoic (MPAC) Over-the-Air (OTA)-Testkammer wurden mit einem Snapdragon X65 5G Modem-RF-System von Qualcomm verwendet.

Automotive
Das MIPI-Allianz freigegeben der A-PHY v1.1-Standard, die nächste Version der Physical-Layer-Schnittstelle für Automotive Serializer-Deserializer (SerDes), die unter anderem für ADAS und ADS (Kameras und Displays), Überwachungssysteme, virtuelle Seitenspiegel und Infotainment verwendet wird. Die maximal verfügbare Downlink-Datenrate beträgt jetzt 32 Gbit/s (verdoppelt von 16 Gbit/s) und Uplink-Ausrüstung hat eine Datenrate von bis zu 200 Mbit/s. Entwickler und Designer erhalten mehr Flexibilität beim Einbau von Bildsensoren und Displays in Fahrzeuge.

Siemens und UMC zusammengearbeitet am Process Design Kits (PDKs) für die 110-nm- und 180-nm-BCD-Prozesstechnologie (Bipolar-CMOS-DMOS) von UMC, die für IC-Designs mit 100 V Betriebsspannung verwendet wird. Die Produktanwendungen liegen in ICs im Automotive- und Power-Management. Siemens baute die PDKs auf seiner Tanner-Software auf, die einen Schaltplan- und Layout-Editor, Schaltungssimulatoren und die Calibre-Designregelprüfung, parasitäre Extraktion und physische Verifizierung umfasst.

Für Designer von SoCs, die für Systeme mit mehreren DDR-Schnittstellen bestimmt sind, Kadenz angekündigt, dass es anbietet DRAM-IP-Verifizierung für SoCs, die in komplexen Speichercontrollern, PHYs und Geräten für LPDDR5x-, DDR5-, HBM3- und GDDR6-Protokolle enden. Normalerweise werden diese SoCs in Automobil-, Rechenzentrums- und mobilen Anwendungen eingesetzt. Die DRAM-Verifizierungstools und -bibliotheken werden in die System-Level Verification IP (System VIP)-Tools und -Bibliotheken eingespeist, die Teil der größeren Abläufe von Cadence sind. (System VIP wurde im Oktober 2020 angekündigt.) „Die DRAM-Speicherverifizierung erfordert einzigartige Methoden, um sicherzustellen, dass alle Timing-, Leistungs- und Durchsatzanforderungen unter verschiedenen Bedingungen erfüllt werden.“ sagte Paul Cunningham, Senior Vice President und General Manager, R&D, in der System & Verification Group bei Cadence. „Mit der branchenweit ersten vollständigen DRAM-Verifizierungslösung ermöglichen wir unseren Kunden, ihre IP-Designs effektiv zu verifizieren und sicherzustellen, dass ihre Designs der JEDEC-Standardspezifikation sowie den anwendungsspezifischen Leistungsmetriken des Speichersubsystems entsprechen, um den schnellsten Weg zu IP bereitzustellen und Schließung der Systemüberprüfung.“ Cadence fügte dem Flow seine TripleCheck-Technologie hinzu, bei der es sich um einen Verifizierungsplan handelt, der mit Spezifikationen wie JEDEC verknüpft ist. Mikron arbeitete mit Cadence am Fluss zusammen.

Infineon eingeführt ein intelligenter Gate-Treiber mit SPI-Schnittstelle, um 48-V-Batteriesysteme zuverlässig zu halten und die Li-Ionen-Batterien vor positiver und negativer Spannung zu schützen. Der EiceDRIVER 2ED4820-EM kann in Mild-Hybrid-Elektrofahrzeugen, Lastwagen, E-Wheels und Batteriepacks für Solarpanels verwendet werden. Der 2ED4820-EM ist jetzt in Produktion.

Infineon auch vorgestellt seinen SEMPER Solutions Hub für seinen SEMPER NOR Flash, der in sicherheitskritischen Automobilanwendungen eingesetzt wird. Der Hub ist ein Toolkit, das Designern hilft, den Flash in Systeme zu integrieren. SEMPER NOR ist ISO 26262 ASIL B-konform, ASIL D-ready, AEC-Q100 qualifiziert und IEC-61508 SIL 2-ready (für industrielle Anwendungen).

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